一、了解PC-100 SDRAM（论文文献综述）
王开元[1]（2020）在《高速通用外部储存控制器的设计与验证》文中提出由于将大容量储存器集成到芯片内仍然存在很多困难,因此绝大部分So C会大量使用外置的储存器芯片。储存控制器性能是影响系统性能的关键,而现有通用储存控制器存在数据吞吐量较小、采样设置繁琐等性能与灵活性等方面的不足。本文基于国内外储存控制器的发展现状系统分析了各控制器结构及性能的优缺点,重点针对控制器的高速性与灵活性进行优化与设计,并进行完备的功能验证与性能测试。主要研究工作和结果如下:首先,针对控制器提出一系列优化设计方法并进行逻辑实现。根据AXI的传输特性,在AXI模块内部增加了命令缓存,实现了总线内部逻辑的流水化,降低握手与译码等无关逻辑在传输行为中的占比,提高总线带宽的利用率。根据控制器结构特点,在AXI总线与仲裁器间增加数据缓存,一定程度上将总线通信时间与后续数据处理时间重叠,提高控制器总体的传输性能。基于储存器数据采样特性,提出一种基于“FIFO-DLL-回环信号”的采样系统,在确保采样正确的基础上,补偿后续布局布线和芯片接口器件导致的延时。其次,本文完成了设计控制器的软硬件协同验证。建立基于UVM框架的IP级验证平台进行功能完备性验证,并基于某MCU开发环境进行So C级补充验证。验证报告表明,功能覆盖率为100%,代码覆盖率为91%,可确保控制器的功能完备性与可实现性。在SMIC40纳米工艺下,使用Cadence公司的RTL-Compiler软件进行综合,控制器的时钟频率可达到设计的预期值200MHz,总单元数为35267,单元面积为68553平方微米。最后,对搭载了本IP的某款MCU进行实际测试,测试结果表明本设计可正常完成与外部储存器的通信,并且可达到较好的数据传输效果。综上,本论文基于AMBA AXI总线设计了一款通用储存控制器,可提高储存器带宽利用率,对其他控制器的设计有一定的参考意义。
白煊[2]（2019）在《基于FPGA的VME总线数据监测技术研究》文中研究说明VME总线作为一种通用模块背板总线,具有高效的传输性能、灵活的传输方式、紧凑的结构、极高的可靠性,目前正被广泛应用于军事、医疗、交通运输以及工业控制系统中。随着近年来新型飞机相继列装,机载VME总线模块（飞机电路板）的修理数量将随之增加。为了系统掌握此类VME总线模块的修理能力,迫切需要加强有关这方面研究的技术储备,而其中有关VME总线数据监测技术将成为重要的技术研究内容。基于上述背景,为了系统掌握VME总线数据监测技术,论文以Altera公司的Cyclone III系列FPGA为核心,针对有无VME模块协议芯片SCV64两种情况,开展基于FPGA的VME总线数据监测技术研究。论文主要完成了以下几个方面的工作:1、在对VME总线架构、各组件功能、传输周期工作方式等方面进行系统分析的基础上,为实现对VME总线数据的有效监测,提出了研制VME总线从模块和VME总线监视模块的研究思路,并给出了VME总线从模块、监视模块具体硬件设计、软件开发实施方案;2、基于VME总线接口协议芯片SCV64,开发了具有接收VME总线读/写操作功能的从模块,给出其硬件架构与各部分电路设计,其中包括FPGA最小系统、SCV64接口电路、总线缓冲电路以及电平转换电路,基于Verilog HDL语言,在Quartus II 9.1环境下对其各功能模块进行软件开发与时序仿真,并给出其硬件设计与软件开发过程中需要注意的问题;3、基于NIOS II为处理器SOPC系统,研制了具有监视、采集VME总线信号数据传输功能的总线监视模块,给出其硬件架构与各部分电路设计,其中电路具体包括FPGA最小系统、SDRAM电路、Flash电路、串口电平转换电路、总线缓冲电路。在Quartus II 9.1环境下对SOPC系统和应用软件进行开发,并给出其硬件设计与软件开发过程中需要注意的问题;4、以MVME3100单板计算机、VME机箱、工控机以及所研制的从模块与监视模块,搭建VME总线监视系统测试平台。在MVME3100单板计算机的配合下,对所研制模块进行测试验证,其中从模块测试内容包括上电初始化、寄存器配置、接收VME主模块数据读写功能,监视模块测试内容包括串口发送、信号采集、监视并发送数据功能,测试结果表明其功能有效。通过该课题研究,不仅可以系统掌握VME总线通讯机理,而且可为后续开展机载VME总线模块的工作状态分析与故障定位诊断提供了技术支撑。
田广飞[3]（2017）在《基于FPGA和PXI总线的任意波形发生器系统设计》文中指出在如今电子信息时代,信号源已经在测试领域占据非常重要的地位,正朝着小型化、高速化的方向发展。任意波形发生器（AWG）就是典型的信号源,作为常见的测试测量设备,任意波形发生器经过几代发展,由最初的复杂模拟振荡电路逐渐改进到现在的简单数字化电路。如今的任意波形发生器不再仅仅输出简单的正弦波、矩形波等标准波形,更多的是应用于模拟仿真输出一些非常规的波形信号以及用户所需要的自定义任意波形。任意波形发生器能够产生多种波形信号,被普遍应用在测试仿真、军用设备、航天探索、医疗仪器等领域,为科学技术的提高做出了巨大的贡献。现有市场中任意波形发生器的结构形式有台式仪器和总线类板卡式虚拟仪器。本论文以实际研究项目为背景,设计的基于PXI总线3U单通道任意波形发生器模块,因PXI总线接口小型化的特点,故属于总线类板卡式虚拟仪器。设计中搭建上位机+PXI总线+现场可编程门阵列+随机存储器+高速数模转换器架构,对直接数字频率合成（DDS）技术实现的方法分析,提出利用FPGA完成DDS技术设计的方案,实现正弦波等标准波及自定义任意波的输出,并采用对同等大小的存储器容量空间,改变波形存储的方法,从而提高输出波形的性能。本论文首先叙述任意波形发生器和DDS技术的发展概况及PXI总线技术在任意波形发生器领域的重要性,并介绍国内外对任意波形发生器产品的研究现状;然后根据实际设计要求和对关键技术的可行性分析,确定DDS技术实现方案和任意波形发生器总体设计方案,选取合适芯片设计硬件电路原理图并制作电路板;接下来对FPGA底层各数字电路模块逻辑设计,实现各模块功能;对DDS杂散性进行了深入研究,在此基础上,采用减弱输出波形杂散性的方案,对输出波形毛刺现象分析,给出消除毛刺的解决方法;最后建立系统测试平台,从硬件测试,系统输出的波形种类、波形幅值、波形频率等方面测试模块,对模块的稳定性分析测试,验证设计的准确性和实用性。本课题的优势和特点主要是实现了仪器的虚拟化,小型化,并利用国产的FPGA芯片和国产DAC芯片B9726实现设计,不但可以在实现相同功能的前提下降低开发成本,更重要的是可以减轻对国外相关产品的依赖性。本文利用Verilog HDL对下位机FPGA内部逻辑设计,搭配仿真软件modelsim和逻辑分析仪chipscope的在线调试完成任意波形发生器的功能验证,利用示波器对产生的实时任意波形采集分析。经过仿真验证和实际波形信号测试,结果基本满足预期设定指标。
张世锦[4]（2015）在《基于ARM的六足机器人控制系统设计》文中提出机器人从活动领域划分的话主要分为飞行、陆地和水下机器人。其中,最为广泛应用的是陆地机器人。而陆地移动机器人主要分为轮式、腿式、履带式机器人几类,随着科技日新月异的发展,人们迫切需求一种能够在多种环境中作业的机器人,相对于轮式和履带式机器人,多足步行机器人特别是六足机器人有着超强的环境适应能力,同时对地面破坏小、灵活度高,因此本课题研究的对象为六足机器人。本课题采用三星的S5PC100开发板作为硬件开发平台的基础上移植Linux系统作为其片上操作系统,将传统的舵机控制技术与障碍物检测技术、路径规划算法和上位机交互界面相结合,设计了基于ARM的六足机器人控制系统。本课题主要研究内容有:根据整个嵌入式控制系统的特点,对Bootloader、Linux内核、相关设备驱动和根文件系统进行裁剪并移植到硬件开发平台上。在软硬件平台搭建起来的基础上对控制系统各个功能模块进行设计实现。包括:步态控制模块、障碍物检测模块、路径规划模块和上位机交互模块。本系统首先通过传感器采集障碍物信息,将采集到的数据传送到障碍物检测模块。障碍物检测模块进行信息处理判断障碍物与自身的位置关系,并将结果作为参数传给路径规划模块。路径规划模块经过分析后,将机器人运行的路径发送给步态控制模块。步态控制模块将运行路径分解成单步动作,开始驱动舵机进行机器人的运动控制。此外,上位机交互模块起到下达部分指令和获取机器人状态信息的作用。本系统采用模块化的设计方法,使得系统的设计简洁、高效,并且具有良好的扩展性和易用性,实验结果表明:本控制系统能够对机器人进行准确的控制,符合本课题预期设计目标。
雷海鹏[5]（2015）在《机载综合显示器网络化测试设备的研究与实现》文中进行了进一步梳理机载综合显示器作为飞机与飞行员之间最重要的信息交互接口,是飞行员获取飞机各种状态信息的窗口,为了保证综合显示器可靠、稳定、安全的运行,必须经过严格的功能测试。随着我国机载电子设备技术的快速发展,军用测试设备正向网络化、模块化、便携式方向发展,而现有的综合显示器测试设备体积庞大、成本高、灵活性差,已经不能适应测试发展的需求。因此,研究新一代网络化综合显示器测试设备是非常必要的。本课题通过对中航西安某研究所设计的某型号综合显示器中吊舱环控操控功能测试进行需求分析,结合网络化发展最新技术,提出了基于LXI标准的网络化测试设备总体设计方案。其中硬件电路采用模块化设计,由核心控制板和功能底板组成,核心控制电路选用基于Cortex-A8的S5PC100作为处理器,底板电路由电源模块、数据采集和发送模块、LAN通信模块、LCD显示模块以及外围接口模块组成,论文从芯片选型、电路原理图绘制到PCB生成进行了详细介绍和设计;软件设计以嵌入式Linux操作系统为平台,开发了测试设备相关接口驱动程序,分线程编写了测试设备应用程序,通过基于mDNS协议的网络设备识别、LAN配置、Web服务器搭建和网页动态交互实现了符合LXI标准的网络化。测试设备研制成功后,进行了软硬件功能测试和联机调试,测试设备各项指标达到设计预期目标,能够完成综合显示器吊舱环控操控功能的测试工作。相比原有的工控机测试设备,降低了测试成本,提高了测试设备灵活性,实现了网络化测试,具有一定的应用价值。
张晨[6]（2015）在《基于FPGA的图像开发板硬件优化设计及仿真》文中指出在当今社会,数字图像处理技术己变得越米越重要,在机器人技术、自动驾驶技术、遥感、四轴飞行器等领域得到了广泛的应用。而随着大数据时代的到来,人们对于数据的处理速度、器件的小型化、成本的控制越来越高。而FPGA由于其强大的功能、设计的灵活性和更强的可靠性受到了广泛的应用。而SDRAM的高速、低价、低技术门槛,在低端设计中也广受青睐。本课题重点对基于FPGA （EP2C35）与SDRAM的数字图像开发板进行优化设计使其在133MHZ下正常运行,提供应用于小型机器人上体积更小、成本更低的设计方案。根据FPGA与SDRAM的电器特性和IBIS模型,使用Cadence电路分析设计软件对设计进行指导和仿真验证。提供了从OrCAD原理图绘制、布线前仿真、PCB后仿真、布线后验证一整套设计分析流程方案。最终在各方面达到了设计要求及设计目的。
王思润[7]（2015）在《基于CoreConnect总线的SDRAM控制器设计与验证》文中研究表明随着现代社会进入了信息化时代,各种各样的信息都得以快速发展,伴随而来的是数据的存储量越来越大,所以对存储芯片的要求也越来越高。大容量、高安全性的高速存储芯片已成为了时代发展的主流。SDRAM（Synchronous Dynamic Random Access Memory,同步动态随机存储器）凭借其集成度高、功耗低、可靠性高、处理能力强等优势成为最佳选择。但是SDRAM却具有复杂的时序,为了使其满足日益增长的存储需求,SDRAM存储器的控制芯片应运而生。虽然SDRAM控制器已经发展到了DDR4（Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory,双倍速率的第四代同步动态随机存储器）,但其设计复杂,成本较高。本文设计的SDRAM控制器正是为了解决这个问题。本文选择可编程逻辑器件中广泛使用的FPGA（Field-Programmable Gate Array,现场可编程门阵列）,使用硬件描述语言Verilog,遵循自顶向下的设计思想实现对SDRAM控制器的设计。本文分析了SDRAM控制器的发展现状,确认其设计目标。通过分析CoreConnect总线中的PLB（Processor Local Bus,处理器局部总线）总线协议、DCR（Device Control Register Bus,设备控制寄存器总线）总线协议,以及SDRAM存储器的性能、特点、时序要求,设计出SDRAM控制器的各项性能指标、所需实现功能以及其时序要求。随后,对SDRAM控制器的各个模块进行详细设计。因PLB总线时序和SDRAM存储器的时序不同,故在接口转换单元采用大量异步FIFO（First Input First Output,先入先出队列）进行跨时钟域处理;在数据控制模块后设计了校验和错误检测模块,采取ECC校验和奇偶校验两种检验方式保证数据存储的安全性;采用片选空间的起始、结束地址可编程,SDRAM的行列、逻辑Bank可编程的设计方法提高本设计的适用范围。最后采用模块级验证和系统级验证两种方法对SDRAM控制器进行验证,通过对波形图的分析,本设计能够实现从PLB总线发送单拍、四字Line、八字Line、双字Burst、四字Burst操作到SDRAM存储器。通过大量的验证数据可得出结论:本文所设计的SDRAM控制器实现了从PLB总线向SDRAM存储器发送数据的基本功能。本设计的成本低、设计简单、占用资源少,其设计原理适用于同类SDRAM控制器,以及低成本的大容量存储器。
韩旭东[8]（2015）在《适用于PLB4的SDRAM控制器的设计与验证》文中进行了进一步梳理近年来,随着信息社会的高速发展,通信、计算机等领域的技术日新月异,存储器对于上述领域的应用的重要性也越来越大。由于存储器对芯片性能的影响起着至关重要的作用,所以,设计一款性能高、可靠性好的存储器很有必要。SDRAM是一款高速的动态随机存取存储器,具备容量高、速度快、价格便宜,功耗低、集成密度高等优点。广泛用于图形加速和各种片上系统,使其成为数据缓存首选的存储介质。其同步的接口与完全流水线的架构使其具有非常大的数据传输速度。现在,SDRAM时钟的频率已经达到100MHz以上[1]。SDRAM控制器一直以来都是数据缓存系统的短板,因此其设计的好坏也变得非常关键,本文在对SDRAM的协议进行了较为深入的研究学习的基础上,对SDRAM控制器的设计进行了重点讨论,如跨时钟域设计、读写时序分析等,设计实现了一个适用于PLB4的SDRAM控制器。该控制器的设计目的是在PLB和SDRAM存储器之间传输数据。本文设计的SDRAM控制器具有控制简单方便,实用性强等特点。本文首先介绍了PLB4总线的结构,然后介绍了SDRAMMCPLB4的典型应用结构,针对其组成,分别对各个模块予以解释,说明其设计方法和思想:其中Plb slave模块单元则是SDRAM控制器与PLB总线的接口,符合PLB4.6标准的slave接口规范。支持128位PLB主级,1-16字节单拍、4字、8字line操作和双字、4字突发的PLB访问,支持流水操作,提供6个深度的PLB请求队列,内部集成256字节的读操作缓冲区,512字节的写操作缓冲区,支持3周期的PLB仲裁;MCIF2SD模块是转换接口,用于PLB SLAVE的接口到SDRAM主机访问接口的数据率匹配、时序映射和转换功能;其核心组成SDRAM控制器模块,细分为寄存器模块、总线仲裁模块、地址控制模块、自动刷新模块、数据控制模块,有限状态机控制模块和页面控制模块等7个模块,再就其每个组成模块分别进行更加详细的阐述。最后,在验证阶段,利用IBM公司的IBM Toolkit工具,将所设计的SDRAMMCPLB4作为PLB总线的从级例化到IBM Toolkit;同时,采用BFL语言,编写BFL测试代码,在编译操作系统LINUX环境下利用总线功能编译工具,将BFL文件生成相应的.v文件;编写NCsim下的脚本,运行仿真,对仿真波形进行分析。仿真结果显示,该控制器满足在PLB和SDRAM存储器之间传输数据的要求。
沈其磊[9]（2015）在《FPGA内嵌Nios-II软核的技术研究》文中研究说明FPGA内嵌Nios-Ⅱ软核是在传统硬核的基础之上发展起来的,具有成本低、灵活性高、生产周期短等特点,广泛应用于智能电子产品、医疗电子设备、无线通信产业中,因此,FPGA内嵌Nios-Ⅱ软核技术逐渐地成为社会所关注的热点。本文主要研究了基于FPGA内嵌Nios-Ⅱ软核的性能及其应用。首先介绍了嵌入式系统的构成及其特点。其次本文重点进行硬件和软件的设计,在硬件设计中,主要工作包括研究开发板的硬件模块电路以及设计模拟量通道板电路。软件设计的主要工作包括软核设计和驱动程序编写,其中软核设计是通过Quartus-Ⅱ软件里的SOPC-builder开发工具进行设计；驱动程序的编写,主要是通过IDE软件进行开发和设计,再将程序下载到开发板上进行调试和运行,通过ADC采样数据,将数据通过数码管显示出来并且将电压给定值与测量值进行数据误差分析。最后FPGA内嵌Nios-Ⅱ软核可以根据实际需求定制所需要的外设接口,灵活可变。调试方式引入了仿真器,可以进行寄存器、变量实时查询,改变以往FPGA只能通过仿真和测试端口进行调试的不便局面。本次设计通过验证满足ADC采样误差精度、PWM占空比精度、中断响应速度等设计要求,并能够进行正常的通信。
李雅华[10]（2014）在《大坝无线监测智能终端设计》文中进行了进一步梳理大坝安全监测能够实时获取大坝的状态信息，基于无线方式的大坝监测系统对于确保大坝安全具有重要的意义。根据大坝无线安全监测系统的需求，采用嵌入式系统和短距离无线通信技术，设计了一种大坝无线监测智能终端，该智能终端是在基于ARM架构的FSS5PC100开发平台上进行开发设计的，终端一方面通过Zigbee方式接收无线传感器采集到的大坝状态信息，另一方面通过视频信息采集获取现场画面，通过Wi-Fi网络将信息发送给管理中心，并实现视频监控功能。大坝无线监测智能终端采用模块化的设计方案，根据功能需求围绕S5PC100主处理器分别设计了Zigbee接收和Wi-Fi发送模块电路、存储器模块电路、以及JTAG接口、USB接口、时钟、复位、电源等外围接口电路。在Lunix操作系统下，设计了Zigbee模块接收无线传感器采集到的数据信息的软件流程，分析了数据帧格式，建立Sqlite数据库，完成了对所采集的数据信息进行存储、查询、分析等操作，通过视频驱动移植实现了视频信息的实时采集，对Wi-Fi串口进行驱动移植，将采集到的数据和视频信息通过Wi-Fi串口发送出去。通过对大坝无线监测智能终端进行测试，结果表明大坝无线监测智能终端可以接收到无线传感器采集到的数据信息并进行存储，实现了数据和视频信息的发送，视频采集画面清晰流畅，实现了功能需求，为大坝安全监测提供了可靠的保障。
二、了解PC-100 SDRAM（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、了解PC-100 SDRAM（论文提纲范文）
（1）高速通用外部储存控制器的设计与验证（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题背景与研究意义 |
| 1.2 IP核复用技术 |
| 1.3 国内外研究现状 |
| 1.4 研究内容 |
| 1.5 论文的组织结构 |
| 第二章 储存器结构特性与通用控制器基础 |
| 2.1 储存器相关结构特性 |
| 2.1.1 SDRAM结构特性 |
| 2.1.2 SRAM/PSRAM结构特性 |
| 2.1.3 NAND FLASH结构特性 |
| 2.1.4 NOR FLASH结构特性 |
| 2.1.5 储存器特性总结 |
| 2.2 通用控制器技术基础 |
| 2.2.1 Prime Cell控制器 |
| 2.2.2 AXI-emc控制器 |
| 2.2.3 Flexspi控制器 |
| 2.3 通用总线协议研究现状 |
| 2.3.1 通用总线协议 |
| 2.3.2 总线架构 |
| 2.4 本章小结 |
| 第三章 控制器设计与优化 |
| 3.1 控制器架构设计 |
| 3.1.1 现有通用控制器的不足 |
| 3.1.2 控制器架构优化 |
| 3.2 控制器传输性能优化设计 |
| 3.2.1 影响控制器传输能力的因素 |
| 3.2.2 AXI总线的优化 |
| 3.2.3 AXI总线从机实现 |
| 3.2.4 AXI缓存接口设计与实现 |
| 3.2.5 仲裁器设计与优化 |
| 3.3 控制器采样系统设计与优化 |
| 3.3.1 采样系统设计 |
| 3.3.2 基于FIFO的采样系统的不足 |
| 3.3.3 采样系统优化 |
| 3.4 控制器其他电路设计 |
| 3.4.1 IPS总线从机设计 |
| 3.4.2 基于IP核的子控制器设计 |
| 3.4.3 IO复用模块设计 |
| 3.5 本章小结 |
| 第四章 控制器功能验证与性能分析 |
| 4.1 IP级验证环境与验证结果 |
| 4.1.1 验证计划 |
| 4.1.2 验证平台设计 |
| 4.1.3 验证激励设计 |
| 4.1.4 仿真环境与验证覆盖率 |
| 4.2 SoC级验证环境与验证结果 |
| 4.2.1 验证计划 |
| 4.2.2 验证平台设计 |
| 4.2.3 验证激励设计 |
| 4.2.4 仿真环境与验证覆盖率 |
| 4.3 仿真结果与分析 |
| 4.3.1 IPS总线与中断功能仿真结果 |
| 4.3.2 AXI总线仿真结果 |
| 4.3.3 仲裁器仿真结果 |
| 4.3.4 储存器访问仿真结果 |
| 4.3.5 采样系统仿真结果 |
| 4.4 控制器物理综合结果 |
| 4.5 控制器实际性能测试 |
| 4.5.1 MCU测试板 |
| 4.5.2 测试方法与结果分析 |
| 4.6 本章小结 |
| 第五章 总结和展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（2）基于FPGA的VME总线数据监测技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略词 |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 VME总线系统及相关技术研究现状 |
| 1.2.1 国外VME总线技术研究现状 |
| 1.2.2 国内VME总线技术研究现状 |
| 1.3 论文主要研究内容与结构安排 |
| 1.3.1 论文主要研究内容 |
| 1.3.2 论文章节结构安排 |
| 第二章 VME总线数据监测技术研究方案分析 |
| 2.1 引言 |
| 2.2 VME总线技术理论基础 |
| 2.3 VME总线数据监测需求分析 |
| 2.3.1 VME总线数据监测需求 |
| 2.3.2 VME总线数据监测研究思路 |
| 2.4 VME总线数据监测硬件方案分析 |
| 2.4.1 VME总线从模块硬件方案分析 |
| 2.4.2 VME总线监视模块硬件方案分析 |
| 2.5 VME总线数据监测软件方案分析 |
| 2.5.1 软件开发环境 |
| 2.5.2 VME总线从模块软件方案分析 |
| 2.5.3 VME总线监视模块软件方案分析 |
| 2.6 本章小结 |
| 第三章 VME总线数据监测板卡硬件设计 |
| 3.1 引言 |
| 3.2 VME总线从模块硬件设计 |
| 3.2.1 VME总线从模块架构 |
| 3.2.2 协议芯片SCV64 接口电路设计 |
| 3.2.2.1 SCV64 器件概述 |
| 3.2.2.2 SCV64 接口电路设计 |
| 3.2.3 FPGA最小系统电路设计 |
| 3.2.3.1 时钟电路 |
| 3.2.3.2 复位电路 |
| 3.2.3.3 JTAG电路 |
| 3.2.3.4 配置电路 |
| 3.2.3.5 电源电路 |
| 3.2.4 电平转换电路设计 |
| 3.2.5 总线缓冲电路设计 |
| 3.3 VME总线监视模块硬件设计 |
| 3.3.1 VME总线监视模块总体架构 |
| 3.3.2 FPGA最小系统设计 |
| 3.3.3 SDRAM电路设计 |
| 3.3.4 Flash电路设计 |
| 3.3.5 串行接口电路设计 |
| 3.3.6 总线缓冲电路设计 |
| 3.4 硬件设计中需要注意的方面 |
| 3.4.1 VME总线从模块设计中需要注意的方面 |
| 3.4.2 VME总线监视模块设计中需要注意的方面 |
| 3.5 本章小结 |
| 第四章 VME总线数据监测板卡软件开发 |
| 4.1 引言 |
| 4.2 VME总线从模块软件开发 |
| 4.2.1 控制模块及其状态机设计 |
| 4.2.2 上电初始化模块工作流程及仿真 |
| 4.2.3 寄存器配置模块工作流程及仿真 |
| 4.2.4 数据读写模块工作流程及仿真 |
| 4.3 VME总线监视模块的软件开发 |
| 4.3.1 VME总线监视模块FPGA片内逻辑功能开发 |
| 4.3.1.1 基于NIOS II的 SOPC系统配置 |
| 4.3.1.2 信号采集模块工作流程 |
| 4.3.2 基于SOPC的软件开发 |
| 4.3.2.1 SOPC应用软件工程建立 |
| 4.3.2.2 UART核的软件应用 |
| 4.3.2.3 PIO控制器的软件应用 |
| 4.3.2.4 SOPC软件工作流程 |
| 4.4 软件开发过程中需要注意的方面 |
| 4.4.1 VME总线从模块软件开发需要注意的方面 |
| 4.4.2 VME总线监视模块软件开发需要注意的方面 |
| 4.5 本章小结 |
| 第五章 VME总线数据监测板卡的测试验证 |
| 5.1 引言 |
| 5.2 测试验证内容 |
| 5.2.1 VME总线从模块测试验证内容 |
| 5.2.2 VME总线监视模块测试验证内容 |
| 5.3 测试验证条件 |
| 5.3.1 硬件平台 |
| 5.3.2 软件条件 |
| 5.3.3 测试验证前的准备工作 |
| 5.4 各测试模块的测试验证 |
| 5.4.1 VME总线从模块测试验证 |
| 5.4.1.1 验证SCV64 寄存器配置功能 |
| 5.4.1.2 验证VME总线从模块功能 |
| 5.4.2 VME总线监视模块测试验证 |
| 5.4.2.1 验证UART核功能 |
| 5.4.2.2 验证信号采集功能 |
| 5.4.2.3 验证VME总线监视模块整体功能 |
| 5.5 测试验证过程中需要注意的方面 |
| 5.5.1 VME总线从模块测试验证需要注意的方面 |
| 5.5.2 VME总线监视模块测试验证需要注意的方面 |
| 5.6 本章小结 |
| 第六章 总结和展望 |
| 6.1 论文主要工作总结 |
| 6.2 论文后续工作展望 |
| 参考文献 |
| 致谢 |
| 在学期间的研究成果及发表的学术论文 |
（3）基于FPGA和PXI总线的任意波形发生器系统设计（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 任意波形发生器概述与研究意义 |
| 1.2 直接数字频率合成技术的发展概况 |
| 1.3 PXI总线模块化的重要性 |
| 1.4 国内外研究现状与应用 |
| 1.4.1 国外发展现状 |
| 1.4.2 国内发展现状 |
| 1.5 论文的组织与结构 |
| 第2章 任意波形发生器总体方案设计 |
| 2.1 预期设计技术指标 |
| 2.2 总体方案设计思路 |
| 2.2.1 方案概述 |
| 2.2.2 任意波形发生器工作流程 |
| 2.2.3 任意波形发生器硬件电路设计方案 |
| 2.2.4 FPGA逻辑设计思路 |
| 2.2.5 PXI总线概述 |
| 2.2.6 PXI总线接口设计方案 |
| 2.3 主要芯片选型 |
| 2.3.1 FPGA芯片选型 |
| 2.3.2 SDRAM芯片选型 |
| 2.3.3 DAC芯片选型 |
| 2.4 DDS技术实现方法 |
| 2.5 本章小结 |
| 第3章 任意波形发生器硬件系统研究与设计 |
| 3.1 电源模块的研究分析 |
| 3.1.1 FPGA的电源需求 |
| 3.1.2 SDRAM的电源需求 |
| 3.1.3 其他模块的电源需求 |
| 3.1.4 电源模块的设计与改进 |
| 3.2 FPGA控制电路的设计 |
| 3.2.1 FPGA控制电路的实现 |
| 3.2.2 FPGA配置电路的设计 |
| 3.3 PXI接口电路 |
| 3.4 时钟电路的设计 |
| 3.5 DDS技术的实现 |
| 3.5.1 DDS技术基本原理 |
| 3.5.2 DDS技术的优缺点 |
| 3.5.3 DDS输入电路的分析与设计 |
| 3.5.4 相位累加器的设计 |
| 3.5.5 频率调制电路的数学依据 |
| 3.6 高速存储器电路的实现 |
| 3.7 高速DAC电路的设计 |
| 3.7.1 数据选择与转换 |
| 3.7.2 B9726外围电路的设计 |
| 3.7.3 差分转单端电路的设计 |
| 3.8 模拟调理通路的分析与实现 |
| 3.8.1 滤波电路 |
| 3.8.2 方波生成电路设计 |
| 3.8.3 衰减电路 |
| 3.8.4 功率放大电路的实现 |
| 3.8.5 短路保护电路 |
| 3.9 本章小结 |
| 第4章 FPGA逻辑设计与性能优化 |
| 4.1 FPGA逻辑设计 |
| 4.1.1 PXI接口协议逻辑程序 |
| 4.1.2 sys_ctrl程序 |
| 4.1.3 系统控制程序 |
| 4.1.4 SDRAM控制程序 |
| 4.1.5 内存管理程序 |
| 4.1.6 波形启动程序 |
| 4.1.7 波形控制程序 |
| 4.1.8 DAC_ctrl程序 |
| 4.1.9 时钟同步程序 |
| 4.1.10 条件控制程序 |
| 4.1.11 调幅调频程序 |
| 4.2 DDS杂散性分析研究与改善 |
| 4.3 幅度调节优化方案 |
| 4.4 消除波形毛刺优化方案 |
| 4.4.1 毛刺由来的分析 |
| 4.4.2 毛刺消除方法的优化 |
| 4.5 存储器缓存方案优化 |
| 4.6 上位机软件实现 |
| 4.6.1 LabWindows/CVI软件的文件类型 |
| 4.6.2 上位机软面板 |
| 4.6.3 波形数据的生成 |
| 4.7 本章小结 |
| 第5章 实验测试与分析 |
| 5.1 测试平台的搭建 |
| 5.2 硬件测试 |
| 5.3 系统仿真 |
| 5.4 输出波形的测试 |
| 5.4.1 波形种类的测试 |
| 5.4.2 波形幅值的测试 |
| 5.4.3 波形频率的测试 |
| 5.4.4 系统稳定性测试 |
| 5.5 调试过程中遇到的问题及解决方法 |
| 5.6 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表的论文和取得的科研成果 |
| 致谢 |
| 附录 |
（4）基于ARM的六足机器人控制系统设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.1.1 机器人技术概述 |
| 1.1.2 嵌入式系统介绍 |
| 1.2 六足机器人国内外研究现状 |
| 1.2.1 国外发展历史 |
| 1.2.2 国内研究现状 |
| 1.3 课题研究的内容及结构安排 |
| 1.3.1 课题研究的内容 |
| 1.3.2 课题的结构安排 |
| 1.4 本章小结 |
| 第2章 六足机器人硬件系统的构建 |
| 2.1 硬件总体框架 |
| 2.2 六足机器人躯干结构 |
| 2.3 关节驱动电机的选择 |
| 2.4 舵机的工作原理 |
| 2.5 舵机控制器 |
| 2.6 ARM处理器介绍 |
| 2.7 开发平台的选择 |
| 2.8 本章小结 |
| 第3章 六足机器人软件系统的构建 |
| 3.0 软件总体框架 |
| 3.1 Uboot引导程序的移植 |
| 3.1.1 Uboot启动流程分析 |
| 3.1.2 Uboot移植 |
| 3.2 Linux 2.6 内核的移植 |
| 3.2.1 修改内核相关代码 |
| 3.2.2 配置内核 |
| 3.3 Yaffs2根文件系统 |
| 3.3.1 嵌入式Linux文件系统介绍 |
| 3.3.2 Yaffs2型文件系统的制作 |
| 3.4 应用程序的框架及任务 |
| 3.4.1 控制层 |
| 3.4.2 逻辑层 |
| 3.4.3 驱动层 |
| 3.4.4 应用层调用关系和时序 |
| 3.5 本章小结 |
| 第4章 六足机器人结构和步态分析 |
| 4.1 六足机器人主体结构概述 |
| 4.2 单腿运动学分析 |
| 4.3 六足机器人的步态分析 |
| 4.3.1 三角步态 |
| 4.3.2 四足步态 |
| 4.3.3 波动步态 |
| 4.4 步态参数分析 |
| 4.4.1 足尖运动空间分析 |
| 4.4.2 占空比 |
| 4.4.3 相对相位 |
| 4.4.4 运动周期 |
| 4.4.5 相位变化 |
| 4.5 本章小结 |
| 第5章 六足机器人的路径规划算法及仿真 |
| 5.1 六足机器人的路径规划算法 |
| 5.1.1 遗传算法 |
| 5.1.2 人工神经网络 |
| 5.1.3 粒子群优化算法 |
| 5.2 基于路径规划的改进遗传算法及仿真 |
| 5.2.1 路径信息的表示 |
| 5.2.2 编码及种群初始化 |
| 5.2.3 适应度函数的设置 |
| 5.2.4 遗传算子的操作 |
| 5.2.5 实验与仿真 |
| 5.3 基于超声波传感器的避障算法 |
| 5.4 本章小结 |
| 第6章 六足机器人的控制系统实现 |
| 6.1 六足机器人的步态实现 |
| 6.2 六足机器人的避障实现 |
| 6.3 本章小结 |
| 总结与展望 |
| 参考文献 |
| 致谢 |
（5）机载综合显示器网络化测试设备的研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 1 绪论 |
| 1.1 课题的研究背景及意义 |
| 1.2 课题的研究动态及发展趋势 |
| 1.3 主要工作及结构组成 |
| 2 测试设备需求分析和总体方案设计 |
| 2.1 概述 |
| 2.2 测试设备需求分析 |
| 2.3 测试设备总体方案设计 |
| 2.3.1 硬件总体设计方案 |
| 2.3.2 软件总体设计方案 |
| 2.4 本章小结 |
| 3 测试设备硬件设计与实现 |
| 3.1 核心主控板选型 |
| 3.1.1 处理器芯片选型 |
| 3.1.2 存储芯片选型 |
| 3.2 功能底板主要电路设计 |
| 3.2.1 电源电路设计 |
| 3.2.2 以太网接口电路设计 |
| 3.2.3 数据采集处理功能电路设计 |
| 3.2.4 外围接口电路设计 |
| 3.3 测试设备PCB生成 |
| 3.4 本章小结 |
| 4 测试设备的软件设计与实现 |
| 4.1 建立主机Linux系统开发环境 |
| 4.2 嵌入式Linux系统平台构建 |
| 4.3 测试设备与PC机的通信方式 |
| 4.4 测试设备接口驱动程序设计 |
| 4.4.1 字符设备驱动技术和模块开发 |
| 4.4.2 设备接口驱动程序设计 |
| 4.5 测试设备应用程序设计 |
| 4.5.1 D/A数据发送线程设计 |
| 4.5.2 A/D数据采集处理线程设计 |
| 4.5.3 LCD显示线程设计 |
| 4.5.4 Web通信线程设计 |
| 4.6 基于LXI的网络接口功能实现 |
| 4.6.1 基于mDNS协议网络识别功能的实现 |
| 4.6.2 LAN口的配置 |
| 4.6.3 Boa服务器的移植 |
| 4.6.4 CGI程序设计 |
| 4.7 本章小结 |
| 5 测试设备的功能测试及调试 |
| 5.1 测试设备基本功能测试 |
| 5.1.1 以太网接口测试 |
| 5.1.2 D/A数据发送功能测试 |
| 5.1.3 A/D数据采集功能测试 |
| 5.1.4 IO控制功能测试 |
| 5.2 测试设备LXI功能测试 |
| 5.2.1 LXI设备网络发现功能测试 |
| 5.2.2 Boa服务器功能测试 |
| 5.3 测试设备联机调试 |
| 5.3.1 测试环境搭建 |
| 5.3.2 LCD显示功能测试 |
| 5.3.3 Web页面显示功能测试 |
| 5.4 调试总结 |
| 5.5 本章小结 |
| 6 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（6）基于FPGA的图像开发板硬件优化设计及仿真（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 国内外研究现状 |
| 1.2 课题简介与设计技术指标 |
| 第二章 SDRAM技术简介 |
| 2.1 SDRAM内存模组与基本结构 |
| 2.2 SDRAM的引脚与封装 |
| 2.3 SDRAM电器特性 |
| 2.4 本章小结 |
| 第三章 PCB设计基础 |
| 3.1 PCB相关问题 |
| 3.1.1 电磁干扰与串扰问题 |
| 3.1.2 磁场与电感耦合 |
| 3.1.3 回路电感 |
| 3.1.4 电场与电容耦合 |
| 3.2 PCB的电气特性 |
| 3.2.1 特征阻抗 |
| 3.2.2 反射 |
| 3.2.3 振铃 |
| 3.4 本章小结 |
| 第四章 原理图的绘制 |
| 4.1 原件绘制及建库 |
| 4.2 原理图绘制及系统结构 |
| 4.3 信号网络规则设置规则 |
| 4.4 基于Cadence原理图时钟前仿真 |
| 4.5 SDRAM数据地址线前仿真 |
| 4.6 本章小结 |
| 第五章 PCB布局及布线 |
| 5.1 PCB布局及敷铜 |
| 5.2 关键时钟仿真及叠层确定 |
| 5.3 PCB布线及反射串扰仿真 |
| 5.4 电源完整性分析 |
| 5.5 本章小结 |
| 第六章 总结 |
| 参考文献 |
| 致谢 |
| 附录 |
（7）基于CoreConnect总线的SDRAM控制器设计与验证（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 SDRAM控制器发展 |
| 1.2 项目来源 |
| 1.3 章节安排 |
| 第二章 Core Connect总线及SDRAM存储器协议 |
| 2.1 CoreConnect总线协议 |
| 2.1.1 PLB总线协议 |
| 2.1.2 DCR总线协议 |
| 2.2 SDRAM存储器协议 |
| 2.3 本章小结 |
| 第三章 基于CoreConnect总线的SDRAM控制器设计 |
| 3.1 SDRAM控制器结构 |
| 3.2 SDRAM控制器功能设计 |
| 3.3 SDRAM控制器工作流程 |
| 3.4 接口命令配置 |
| 3.5 时钟方案及系统互联 |
| 3.6 本章小结 |
| 第四章 基于CoreConnect总线的SDRAM控制器模块设计 |
| 4.1 PLB Slave 接口单元 |
| 4.2 DCR 接口单元 |
| 4.3 接口转换单元 |
| 4.4 SDRAM控制单元 |
| 4.4.1 总线仲裁模块 |
| 4.4.2 地址控制模块 |
| 4.4.3 自动刷新模块 |
| 4.4.4 数据控制模块 |
| 4.4.5 有限状态机控制模块 |
| 4.4.6 页面控制模块 |
| 4.4.7 校验和错误检测模块 |
| 4.5 本章小结 |
| 第五章 基于CoreConnect总线的SDRAM控制器验证 |
| 5.1 模块级功能验证 |
| 5.1.1 验证方法 |
| 5.1.2 验证环境及相应平台搭建 |
| 5.1.3 验证项开发 |
| 5.1.4 验证脚本及验证代码 |
| 5.2 系统级验证 |
| 5.3 仿真波形图 |
| 5.4 本章小结 |
| 第六章 结论和展望 |
| 6.1 研究结论 |
| 6.2 研究展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（8）适用于PLB4的SDRAM控制器的设计与验证（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题研究背景 |
| 1.2 论文主要的研究工作 |
| 1.3 论文的章节安排 |
| 第二章 PLB总线结构 |
| 2.1 引言 |
| 2.2 主级和从级 |
| 2.3 PLB总线主要特征 |
| 2.4 PLB总线的地址和数据周期 |
| 2.5 PL4总线信号 |
| 2.5.1 PLB系统信号 |
| 2.5.2 PLB仲裁信号 |
| 2.5.3 传输限制信号 |
| 2.5.4 PLB读数据总线信号 |
| 2.5.5 PLB写数据总线信号 |
| 2.6 PLB总线时序 |
| 2.6.1 单一读传输时序 |
| 2.6.2 单一写传输时序 |
| 2.6.3 固定长度的突发读传输时序 |
| 2.6.4 固定长度的突发写传输时序 |
| 2.7 本章小结 |
| 第三章 SDRAMMCPLB4控制器的设计及实现 |
| 3.1 SDRAMPLB4系统应用框图 |
| 3.2 PLB SLAVE模块设计 |
| 3.2.1 功能描述 |
| 3.2.2 接口信号描述 |
| 3.3 MCIF2SD模块设计 |
| 3.3.1 功能描述 |
| 3.3.2 接口信号描述 |
| 3.3.3 操作原理及实现 |
| 3.4 DCR接口模块设计 |
| 3.4.1 功能描述 |
| 3.4.2 接口信号描述 |
| 3.5 SDRAM控制器模块的设计 |
| 3.5.1 SDRAM芯片内部结构介绍 |
| 3.5.2 SDRAM接口命令及常用概念介绍 |
| 3.5.3 SDRAM控制器内部功能模块设计 |
| 3.6 本章小结 |
| 第四章 SDRAMMCPLB4控制器设计的验证 |
| 4.1 验证环境与验证平台 |
| 4.1.1 验证环境 |
| 4.1.2 验证平台的搭建 |
| 4.2 验证方法 |
| 4.3 验证文件结构 |
| 4.4 BFL编程语言简介 |
| 4.5 SDRAMMCPLB4控制器的仿真 |
| 4.5.1 Plb_slaver模块接口时序仿真 |
| 4.5.2 MCIF2SD模块接口时序仿真 |
| 4.5.3 SDRAM控制器初始化过程的仿真分析 |
| 4.5.4 SDRAM控制器单拍写时序仿真分析 |
| 4.5.5 SDRAM控制器四字突发读写时序 |
| 4.5.6 SDRAM控制器读修改写时序 |
| 4.6 本章小结 |
| 第五章 总结 |
| 5.1 研究结论 |
| 5.2 研究展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（9）FPGA内嵌Nios-II软核的技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题背景 |
| 1.2 嵌入式系统的概念 |
| 1.3 FPGA嵌入式的研究现状 |
| 1.4 FPGA嵌入式的发展趋势 |
| 1.5 FPGA嵌入式的应用 |
| 1.6 本文的主要工作 |
| 第2章 FPGA内嵌Nios-Ⅱ软核的整体设计 |
| 2.1 引言 |
| 2.2 FPGA简介 |
| 2.3 可编程片上系统(SOPC) |
| 2.4 Nios-Ⅱ软核 |
| 2.5 Avalon总线接口 |
| 2.6 整体方案设计 |
| 2.7 本章小结 |
| 第3章 FPGA内嵌Nios-Ⅱ软核硬件设计 |
| 3.1 引言 |
| 3.2 硬件总体设计 |
| 3.3 FPGA(EP4CE15F17C18)芯片 |
| 3.4 存储器芯片 |
| 3.4.1 EPCS64(EEPROM)芯片 |
| 3.4.2 SDRAM芯片 |
| 3.4.3 SRAM芯片 |
| 3.4.4 FRAM芯片 |
| 3.5 其它硬件外设 |
| 3.5.1 AD7793芯片 |
| 3.5.2 串口模块(UART) |
| 3.5.3 数码管显示模块 |
| 3.5.4 液晶显示模块(LCD) |
| 3.5.5 电源模块 |
| 3.6 本章小结 |
| 第4章 FPGA内嵌Nios-Ⅱ软核软件设计 |
| 4.1 引言 |
| 4.2 Nios-Ⅱ软核设计 |
| 4.2.1 软核设计整体示意图 |
| 4.2.2 软核开发环境Quartus-Ⅱ软件 |
| 4.3 IP软核功能 |
| 4.3.1 System ID控制器核 |
| 4.3.2 SDRAM控制器核 |
| 4.3.3 EPCS控制器核 |
| 4.3.4 JTAG-UART控制器核 |
| 4.3.5 UART控制器核 |
| 4.3.6 SPI控制器核 |
| 4.3.7 PIO控制器核 |
| 4.4 软核详细设计 |
| 4.5 软核设计难点 |
| 4.6 本章小结 |
| 第5章 驱动程序设计 |
| 5.1 引言 |
| 5.2 主程序设计流程 |
| 5.3 IDE开发环境 |
| 5.4 驱动程序开发 |
| 5.5 应用程序开发 |
| 5.5.1 AD采样程序 |
| 5.5.2 串口通信程序 |
| 5.5.3 显示程序 |
| 5.6 本章小结 |
| 第6章 软核性能测试 |
| 6.1 引言 |
| 6.2 数码管与液晶显示器测试 |
| 6.3 数据采样精度 |
| 6.4 串口通信调试和PWM测试 |
| 6.5 整个程序运行时间 |
| 6.6 软核中断响应速度测试 |
| 6.7 本章小结 |
| 第7章 总结与展望 |
| 7.1 本文总结 |
| 7.2 展望 |
| 参考文献 |
| 致谢 |
（10）大坝无线监测智能终端设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 目录 |
| 1 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 国内外发展现状 |
| 1.3 论文研究内容及结构安排 |
| 2 大坝安全无线监测系统 |
| 2.1 大坝无线安全监测系统 |
| 2.2 大坝无线监测智能终端的需求分析 |
| 2.3 Zigbee与Wi-Fi技术 |
| 2.4 小结 |
| 3 大坝无线监测智能终端设计 |
| 3.1 无线监测智能终端的硬件电路设计 |
| 3.2 主处理器模块 |
| 3.3 Zigbee接收模块与Wi-Fi发送模块 |
| 3.3.1 Zigbee接收模块 |
| 3.3.2 Wi-Fi发送模块 |
| 3.4 外围电路设计 |
| 3.5 小结 |
| 4 大坝无线智能监测终端的实现 |
| 4.1 Zigbee模块的实现 |
| 4.1.1 Zigbee数据采集模块 |
| 4.1.2 Zigbee数据接收模块 |
| 4.1.3 数据帧格式 |
| 4.2 Sqlite数据库的实现 |
| 4.3 Wi-Fi模块的实现 |
| 4.4 视频采集模块 |
| 4.5 小结 |
| 5 大坝无线监测智能终端系统的测试 |
| 5.1 测试平台 |
| 5.2 测试结果及分析 |
| 5.3 小结 |
| 6 结论与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读学位期间发表论文 |
四、了解PC-100 SDRAM（论文参考文献）
- [1]高速通用外部储存控制器的设计与验证[D]. 王开元. 西安电子科技大学, 2020(05)
- [2]基于FPGA的VME总线数据监测技术研究[D]. 白煊. 南京航空航天大学, 2019(02)
- [3]基于FPGA和PXI总线的任意波形发生器系统设计[D]. 田广飞. 哈尔滨工程大学, 2017(06)
- [4]基于ARM的六足机器人控制系统设计[D]. 张世锦. 江苏科技大学, 2015(03)
- [5]机载综合显示器网络化测试设备的研究与实现[D]. 雷海鹏. 西安科技大学, 2015(02)
- [6]基于FPGA的图像开发板硬件优化设计及仿真[D]. 张晨. 内蒙古大学, 2015(01)
- [7]基于CoreConnect总线的SDRAM控制器设计与验证[D]. 王思润. 西安电子科技大学, 2015(03)
- [8]适用于PLB4的SDRAM控制器的设计与验证[D]. 韩旭东. 西安电子科技大学, 2015(03)
- [9]FPGA内嵌Nios-II软核的技术研究[D]. 沈其磊. 华东理工大学, 2015(05)
- [10]大坝无线监测智能终端设计[D]. 李雅华. 西安科技大学, 2014(03)