一、一种用可编程逻辑器件实现的全数字锁相环路（论文文献综述）
张梦豪[1]（2021）在《MEMS陀螺仪驱动算法研究与应用》文中认为MEMS陀螺的模拟驱动电路容易受外界环境的影响,导致陀螺的精度与稳定性降低。针对这一问题,数字化驱动回路成为了一种更高效的驱动方案。由于数字电路相比于模拟电路来说集成度更高,抗干扰性能更强,所以采用数字驱动回路会进一步提高驱动回路的抗干扰性并且能进一步减小驱动电路的面积,提高系统的集成度。本文主要目的是在MEMS陀螺驱动电路中使用可编程逻辑器件实现数字化驱动算法来代替模拟驱动电路。驱动算法主要由频率跟踪系统与幅值稳定系统组成,这两个系统分别采用了数字锁相环算法与自动增益控制算法。主要研究内容如下:（1）搭建MEMS陀螺的模拟驱动电路模型,并根据该模拟驱动电路模型初步拟定陀螺驱动回路内部参数的范围。之后,编写程序进行浮点仿真,确定驱动回路中各个模块的实际物理参数的值。（2）将驱动回路中各个物理模块进行数字化分析,并搭建对应的数字化模型。为了进一步提高频率跟踪系统中的信号质量,在频率跟踪回路中加入了一个低通滤波器用于滤除高频信号。之后使用硬件语言描述驱动算法并且进行定点化仿真。经过大量的定点化仿真确定了驱动回路中各个参数在具体实现时需要的内存大小,并且进一步验证了数字化驱动回路的性能。（3）在硬件上测试了数字化驱动回路对于频率的跟踪性能以及对于幅值的稳定性能。实验结果表明驱动回路能达到频率跟踪与稳定幅值的目的,最终测得陀螺的标度因数为13lsb/°/s,零偏为9.028°/hr。
段小莉[2]（2019）在《基于FPGA控制的低相噪捷变频率源设计》文中研究说明在近现代,伴随着科学技术的飞速发展,在电子对抗、雷达侦察、航天航空、无线通信、遥感遥测等领域,对频率源合成技术以及快速跳变频的技术要求也变得越来越高。现阶段的频率源合成技术的性能指标远达不到更高的性能要求,这也制约了我国在雷达侦查领域和超高速跳变频通信领域的发展。目前,高频段、高频率稳定度、宽频带、低相噪、低杂散、细步进、超高速跳变频及高输出功率成为频率源合成技术的目标。本文在结构上首先介绍了频率源合成的三种技术,它们分别是锁相频率合成技术、直接数字式（DDS）频率合成技术和直接模拟式频率合成技术。同时,在对锁相频率、直接数字式（DDS）、直接模拟三种频率源合成技术进行了分析后,比较了他们各自的优点和缺点;结合三种频率合成技术的优缺点研究了DDS激励锁相频率（PLL）合成、DDS与PLL环外混频和下变频锁相三种混合式频率合成方案的应用特点,然后介绍了DDS技术的工作原理、基本组成结构,DDS技术的相噪分析以及幅度相位、模数转换、时钟等因素对DDS杂散的影响分析。接着根据课题的实际以及相关技术指标的要求,对频率源系统方案进行设计,给出了课题的几种不同设计方案。通过过对几种不同方案的比选,分析它们各自的优缺点,最后采用了DDS+PLL的频率合成方法,这种方案充分结合了两者的优点,利用了DDS极高的频率分辨率、细步进、相位噪声低、频率变化快并且控制容易等优点与锁相环路（PLL）良好的跟踪及滤波特性相结合,并利用FPGA对DDS芯片功能引脚的控制,实现DDS在时钟的控制下输出不同的频率,从而使得锁相环路输出不同的频率,并保持一定的时间后继续转到下一个频率,很好地实现了捷变频。在软件功能实现方面对DDS的硬件电路中所使用的芯片进行了选择,对时钟信号、外围电路等模块进行了设计,同时对DDS的PCB版图的布局布线进行了合理的设计。最后对FPGA与AD9910通信控制的软件进行设计开发,并进行系统测试,完成项目的要求。
王家敏[3]（2019）在《基于FPGA的DDS捷变频控制器的实现》文中指出频率源作为电子通信系统的心脏,随着现代微波系统的不断发展,对其提出了越来越高的要求。如今的频率源不仅对频率分辨率,杂散和相位噪声提出了高要求,还要求频率源能够实现捷变频输出,并能对输出功率的进行调控。因此,对这样一款综合性能优越的捷变频源的研究刻不容缓。本文研究的主要内容是基于FPGA的一种低相噪DDS捷变频源的控制和实现。单一的频率合成方式很难实现一款综合性能强的频率源。为了实现一款频率源,满足输出信号分辨率高,在保证低相位噪声,低杂散抑制的前提下实现快速跳频,且能够对输出功率进行大动态范围的调控。最终确定了“PLL+DDS+ALC”的方案。本课题主要分为三个部分来进行设计实现:1)参考源模块方案设计、器件选型、电路原理图和版图设计以及电路实现后的调试工作,主要实现功能输出低相噪、低杂散的点频信号。为了满足指标要求,采用PLL锁相环技术,以100MHz恒温晶振作为环路参考信号,利用模拟取样鉴相器对环内振荡器CRO进行调谐锁相;最终实现了输出点频为3.5GHz,相位噪声<-110dBc/Hz@1KHz,<-120dBc/Hz@10KHz,杂散抑制>70dBc的点频源模块。2)DDS模块方案设计、器件选型、电路原理图和版图设计以及电路实现后的调试工作,利用FPGA控制高性能DDS芯片AD9914来实现频点控制和频率捷变。利用两级低通滤波器抑制镜像频率。主要实现输出10MHz1.4GHz的高分辨率信号;最快频率切换时间可达70ns,频率步进为1KHz,输出功率5±2dBm。3)ALC模块方案设计、器件选型、电路原理图和版图设计以及电路实现后的调试工作,主要实现输出信号的功率控制。利用检波电路将功率信息反馈至FPGA,在FPGA内进行对比计算后,对增益控制器件进行控制,以准确控制输出功率。最终输出功率范围-45dBm+15dBm,高达60dB动态范围。通过对该捷变频信号源的测试,实现了输出频率范围10MHz1.4GHz,输出功率范围-45dBm+15dBm,动态范围60dB。相位噪声<-110dBc/Hz@1KHz,杂散抑制<-60dBc,跳频时间在70ns,实现了高频率分辨率,低相噪,低杂散,功率可控的捷变频信号源的研究与设计。
帅旗[4]（2013）在《基于FPGA的全数字锁相环的设计与实现》文中研究说明随着信息数字化程度的不断提高,作为信息处理手段的电子线路数字化趋势也越来越明显。锁相环是大部分电子线路的核心功能模块,其性能对电子线路产品的整体性能是至关重要的。传统的模拟锁相环性能良好,但对电路集成化和数字化形成了制约,而数字锁相环由于其可通过FPGA等大规模集成电路实现,在集成化和数字化方面有独特的优势,因而对全数字锁相环的研究是很有意义的。本文在详细分析锁相环原理的基础上,给出了全数字锁相环设计思路,确定了其主要模块功能,针对FPGA的设计特点,采用模块化、层次化的设计方法,将锁相环环路分为五个功能模块,给出各个模块单元电路的设计。锁相环的主要性能指标是锁定时间短、同步误差小,适用频带适当。基于上述考虑,提出了一种高精度快速锁定的全数字锁相环系统,该系统通过对÷K计数器的模数K进行自动调节,以解决锁定时间与同步误差之问的矛盾。基于ModelSim SE6.5仿真设计环境,采用Verilog HDL语言完成了系统设计,并给出了各主要功能模块的具体设计流程,逐模块进行了电路功能仿真,仿真结果表明设计合理、可行。采用Xilinx ISE作为综合工具,对全数字锁相环系统进行功能仿真、时序仿真和器件编程等综合验证。在FPGA上进行了电路性能板级测试,实验结果达到了设计预期。
刘文[5]（2010）在《高精度自动变模控制全数字锁相环研究与设计》文中认为随着锁相环路在各种应用中发挥了独特的效益以及集成电路的不断发展,锁相环路的设计和应用是当今反馈控制技术领域关注的焦点。本文在阅读大量国内外技术文献的基础上,总结了锁相技术的发展现状与技术水平,深入分析研究了全数字锁相环（All Digital Phase Locked Loop, ADPLL）的结构原理,采用K变模数字环路滤波器,设计了一种具有高精度自动变模控制的快速全数字锁相环。鉴相器由边沿触发器构成,利用触发器内部逻辑门之间延迟时间的不同,使触发器只在约定时钟跳变时才接收输入信号。数字环路滤波器（Digital Loop Filter, DLF）作用是消除鉴相器输出的相位差信号（Phase Error, PE）中的高频成分,保证环路的性能稳定,实际上可用一变模可逆计数器（设模数为K）来实现。K变模可逆计数器根据相差信号PE来进行加减运算。可逆计数器模值K对ADPLL的性能指标有着很大的影响。计数器模值K的取值可根据输入信号的相位抖动而定,加大模值K,有利于提高ADPLL的抗噪能力,但是会导致较大的捕捉时间和较窄的捕捉带宽。减小模值K可以缩短捕捉时间,扩展捕捉带宽,但是降低了ADPLL的抗噪能力。数字分频器,N分频器是一个简单的除N计数器,N分频器对脉冲加减电路的输出脉冲再进行N分频,得到整个环路的输出信号fBBBBoutBBBB。采用VHDL语言对该全数字锁相环的主要模块及其整体电路进行设计与仿真,该系统利用鉴相器的输出信号进行快捕区、慢捕区和锁定区的切换,并通过对的模数K进行自动调节,来实现对环路带宽的实时控制,大大提高了锁相速度,有效地克服了环路捕捉时闻与抗噪声性能的矛盾。利用Modelsim6.0对整个锁相环进行仿真,结果显示,在时钟频率f0=25MHz,分频比N=32时,该全数字锁相环的锁定时间为15μs,并且自动变模控制方式与恒模控制方式相比,其捕捉时间最多缩短了160多倍；中心频率为391KHz,捕捉带为368—403KHz,同步带范围是360—409kHz。因此该全数字锁相环是一种一种锁定速度快、相位抖动小、锁定精度高的超前滞后型数字锁相环,满足高精度数字集成电路的应用要求。
郭斌[6]（2010）在《新型全数字静止无功补偿控制器的研究》文中研究说明无功功率补偿是提高电网电压稳定性、改善系统功率因数、降低线路和设备损耗的一种有效方法。在调节无功功率的众多设备中,静止无功补偿器SVC（Static Var Compensator）具有较大的技术优势,如无机械动作装置、响应时间短、无功补偿量可连续动态调节等。SVC正在朝着大容量、高电压的方向发展,应用也越来越广泛。控制系统是SVC的一个关键核心部件,在很大程度上决定了系统的性能。SVC的控制器经历了单板机、单片机、DSP或工控机为核心的几个阶段。以往的控制器由于采用了大量的模拟器件,存在系统调试难度大、参数易漂移、控制精度欠佳、触发脉冲对称度不理想等问题,影响了系统性能。故有必要研究全数字化控制器。随着VLSI（Very Large Scale Integration）技术的不断发展,现场可编程门阵列（FPGA, field—programmable gate array）的性能得到大力提升,使得以FPGA作为控制芯片实现全数字化控制器成为一种可能。本文将研究基于FPGA的SVC全数字化控制系统。本论文主要工作：1)论述了选题的背景和意义,无功补偿装置的现状和存在的问题；2)阐述了动态无功补偿基本原理、静止无功补偿装置及其控制器的基本类型和结构、SVC控制器的控制流程,介绍了模糊控制的基本理论和模糊PID控制的基本方法；3)给出了以FPGA为控制核心的SVC全数字静止无功补偿控制器的设计方案,介绍了控制原理和各个功能模块实现的理论依据,分析比较了系统性能；4)设计并实现了SVC控制器的主要功能模块和外围硬件电路,其中主控制器采用状态机实现,克服了顺序控制方式不灵活的缺陷；全数字锁相环和模糊PID数字调节器采用FPGA实现,充分利用了FPGA的速度优势和可靠性高的特点。通过仿真和实验验证了主要模块的功能。
周群[7]（2009）在《基于FPGA技术的相位频率跟踪方法的研究》文中研究说明相位频率跟踪技术,即锁相环技术自1932年由De Bellescize提出至今,已经得到了广泛的应用与发展。全数字锁相环与模拟锁相环相比具有性能稳定、工作可靠和易于集成等优点,因而在数字通信和自动控制等领域得到了广泛的应用。随着大规模、超高速集成电路和FPGA的出现和飞速发展,数字系统的集成度越来越高,运算速度越来越快,这使得全数字锁相环在各个领域中的应用也越来越广泛。在理论分析方面,对模拟锁相环的原理进行了深入的研究,对数字锁相环各个模块的多种设计方法也进行了充分的研究和比较,在此基础之上选择了异或逻辑数字鉴相器,K计数器式环路滤波器和增量—减量计数器（ID计数器）式数字振荡器组成的基础电路,另外加上创新性的自动变模控制电路的设计,构成了整个数字锁相环电路。在数字锁相环中,环路的捕捉时间和抗噪声性能是一对矛盾。为了缓解这一矛盾,一些学者对此进行了深入的研究和探索,提出了许多解决方案。本文分析了产生这一矛盾的主要原因,提出了一种具有自动变模控制电路的全数字锁相环系统。该系统利用鉴相器的输出信号进行快捕区、慢捕区和锁定区的判定和切换,并通过对数字环路滤波器的模数进行自动调节,来实现对环路带宽的实时控制,同时避免锁相环在捕捉过程中出现连续的同向相位调整,减少因相位超调而产生的振荡。它能够有效地克服环路捕捉时间与抗噪声性能的矛盾,进一步加快锁相的速度,提高环路的工作性能。整个设计中采用了VHDL语言对这一全数字锁相环进行了系统设计,通QuartusⅡ软件的仿真和基于FPGA的实际验证,证明了本文提出的这种自动变模控制方法的正确性和该锁相环的良好性能。在实验中采用Altera公司的低成本FPGA CycloneⅡ系列的EP2C8QC208作为硬件平台,该电路的时钟频率为20MHz。在所设计的逻辑电路中,因为各个模块所需时钟频率有所不同,调用了芯片内部锁相环增加了不同频率的时钟信号。
黄翔[8]（2009）在《基于高性能FPGA应用的DLL研究与设计实现》文中研究表明随着超大规模、高速集成电路的飞速发展,数字系统的集成度越来越高,运算速度越来越快。在高密度FPGA中,芯片上时钟的分布质量变得越来越重要。时钟延时和时钟偏斜已成为影响系统性能的重要因素。延迟锁相环作为FPGA时钟网络中的重要组成部分,可以降低时钟偏斜,为系统提供时钟同步锁相等一系列功能,满足FPGA的各种时序需要。为了有效消除FPGA芯片内的时钟延时,减小时钟偏斜,本文研究设计了基于FPGA的全数字延迟锁相环。在数字延迟锁相环的设计中,首先完成电路的整体构架设计,然后分析研究各基本模块的实现原理与方法。全数字的结构使其无条件稳定,不会累积相位误差。出于对降低功耗的考虑,电路中还引入LDO（低压差线性电压调整器）电路,不仅降低了DLL延时模块的功耗,还在一定程度上节约了逻辑资源。本论文所研究的全数字延时锁相环电路是某款基于0.22μmCMOS标准工艺下的30万门FPGA芯片的时钟管理部分。经仿真实践证明,该DLL正常工作下的允许时钟输入范围为50MHz到200MHz,在消除时钟传播延时,实现时钟同步的同时,还能提供倍频时钟、多种分频时钟和时钟移相。
汪诚[9]（2008）在《高速低抖动全数字锁相环的设计研究》文中进行了进一步梳理锁相环在时钟频率合成、通信同步等许多领域里都是一个非常重要的关键部件。对其在SOC芯片中的应用,尤其是在低带宽、高性能的要求场合中的研究一直是个热点和难点。本文针对传统模拟锁相环在低带宽的应用场合下有易受芯片环境噪音干扰、漏电电流大、产生的时钟抖动大、系统成本高等缺点,和传统的全数字锁相环输出频率不高和性能较差等缺点,提出了以电荷泵型高带宽的基于Σ-Δ调制器的小数分频锁相环来作为数控振荡器的全数字锁相环的思想。由于此小数分频锁相环具有很高的频率分辨率,而且它具有较高的带宽,并以晶体振荡器作为参考源,故而这种全数字锁相环可以获得很高的输出抖动性能。而此全数字锁相环的输出时钟是由小数分频锁相环中的压控振荡器直接产生,其频率上限在目前0.13微米的工艺中,可以达到几吉赫兹,完全可以满足绝大多数的应用需要。本设计在UMC 0.13微米工艺实现,其版图面积为0.2mm2。采用cadence的混合电路仿真器进行仿真,使得整个电路的仿真时间只需一个小时左右,而且数字电路部分的硬件实现由RTL代码综合而成,从而大大减少了设计周期时间。本设计已经过流片测试,测试的结果显示这种基于小数分频锁相环作为数控振荡器的数字锁相环输出抖动RMS值为32.36皮秒,完全达到了预期设计目标。
费义伟[10]（2007）在《基于FPGA的QPSK调制解调器的设计》文中研究指明QPSK调制是现代通信领域广泛应用的数字调制方式,其频带利用率高,在相同误比特率下所需的信噪比比较低,电路结构比较简单。现场可编程门阵列（Field Programmable Gate Array,FPGA）具有功能强大,开发过程投资小、周期短,可反复编程修改,保密性能好,开发工具智能化等特点,用FPGA实现调制解调电路,不仅降低了产品成本,减小了设备体积,满足了系统的需要,而且比专用芯片具有更大的灵活性和可控性。本文将对基带数据速率1Mb/s,载波频率10MHz的QPSK调制解调器进行设计。本文首先介绍了QPSK系统的基本理论,包括调制和解调的基本原理,给出了设计的框图。调制部分介绍了数字控制振荡器（NCO）和成形滤波器的实现原理。解调原理中分析了QPSK解调中常用的科斯塔斯（Costas）环的基本原理和位同步全数字锁相环的实现原理。其次对解调器中的关键电路锁相环进行了详细的分析,在介绍锁相环的基本原理和跟踪性能的基础上重点推导了锁相环的噪声性能。在此基础上,本文采用硬件描述语言在Altera公司QuartusⅡ开发环境下设计了QPSK调制解调器,详细介绍了数字控制振荡器、成形滤波器、环路滤波器和位同步模块的设计过程。数控振荡器和成形滤波器采用了查表法设计,环路滤波器是用IIR滤波器方法设计的,位同步模块采用了全数字锁相环。本文在分析了QPSK调制解调器和锁相环基本原理的基础上详细介绍了各个功能模块的FPGA软件设计过程,具有一定的理论和实际意义。
二、一种用可编程逻辑器件实现的全数字锁相环路（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、一种用可编程逻辑器件实现的全数字锁相环路（论文提纲范文）
（1）MEMS陀螺仪驱动算法研究与应用（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 概述 |
| 1.2 国内外研究现状 |
| 1.3 研究内容及意义 |
| 2 微机械陀螺仪基本理论 |
| 2.1 微机械陀螺仪基本工作原理 |
| 2.1.1 哥氏效应 |
| 2.1.2 微机械陀螺驱动系统力学分析 |
| 2.1.3 微机械陀螺静电驱动原理 |
| 2.2 温度对微机械陀螺谐振频率的影响 |
| 2.3 数模转换性能指标 |
| 2.4 小结 |
| 3 微机械陀螺仪闭环驱动算法研究 |
| 3.1 微机械陀螺驱动回路整体方案 |
| 3.2 基于锁相环的频率控制系统 |
| 3.2.1 锁相环工作原理 |
| 3.2.2 锁相环基本性能参数 |
| 3.2.3 基于锁相环的频率控制回路设计与仿真 |
| 3.3 基于自动增益控制的幅值控制系统 |
| 3.4 小结 |
| 4 基于FPGA的数字化算法设计及仿真 |
| 4.1 基于FPGA的数字化平台 |
| 4.1.1 FPGA主要开发流程 |
| 4.1.2 硬件语言 |
| 4.1.3 常用FPGA开发工具 |
| 4.2 定点化技术 |
| 4.3 微机械陀螺驱动算法的定点化及仿真 |
| 4.3.1 数字锁相环设计与仿真 |
| 4.3.2 微机械陀螺驱动回路性能仿真 |
| 4.3.3 微机械陀螺驱动回路硬件描述及仿真 |
| 4.4 小结 |
| 5 微机械陀螺驱动系统的设计与实现 |
| 5.1 硬件选型与配置 |
| 5.1.1 主控芯片选型 |
| 5.1.2 数模/模数转换芯片选型 |
| 5.1.3 FPGA内部模块配置 |
| 5.2 测试及实验结果 |
| 5.3 小结 |
| 6 总结和展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 攻读硕士学位期间取得的研究成果 |
| 1.取得的科研成果 |
| 2.参与的科研项目 |
| 4.获奖情况 |
| 致谢 |
（2）基于FPGA控制的低相噪捷变频率源设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 频率源合成技术的研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要工作及结构安排 |
| 第二章 频率源合成技术 |
| 2.1 频率源合成技术综述 |
| 2.1.1 锁相频率合成器 |
| 2.1.2 直接数字式频率合成器(DDS) |
| 2.1.3 直接模拟式频率合成器 |
| 2.1.4 频率合成器的合成方法的比较 |
| 2.2 混合式频率合成方案 |
| 2.2.1 DDS激励PLL频率合成方案 |
| 2.2.2 DDS与PLL环外混频合成方案 |
| 2.2.3 下变频锁相频率合成方案 |
| 2.3 小结 |
| 第三章 DDS技术理论分析 |
| 3.1 DDS技术工作原理 |
| 3.2 DDS的基本结构 |
| 3.2.1 相位累积加法器 |
| 3.2.2 正弦查询表ROM |
| 3.2.3 数模转换器DAC |
| 3.3 DDS技术的相噪分析 |
| 3.4 DDS技术的杂散来源 |
| 3.5 小结 |
| 第四章 频率源系统方案设计 |
| 4.1 系统方案比选 |
| 4.2 系统电路组成 |
| 4.2.1 取样VCXO电路 |
| 4.2.2 梳状谱发生器与开关滤波电路 |
| 4.2.3 锁相环电路 |
| 4.2.4 DDS模块电路及FPGA对 DDS的控制电路 |
| 4.3 相位噪声的具体分析 |
| 4.3.1 系统方案相噪预算 |
| 4.4 杂散仿真验证 |
| 4.4.1 杂散的概念 |
| 4.4.2 系统方案杂散分析 |
| 4.4.3 杂散优化方案 |
| 4.5 小结 |
| 第五章 DDS硬件电路设计 |
| 5.1 DDS芯片的选取原则 |
| 5.2 AD9910 芯片简介 |
| 5.3 DDS模块设计 |
| 5.3.1 DDS时钟信号实现 |
| 5.3.2 DDS设计的外围电路 |
| 5.3.3 DDS PCB版图设计 |
| 5.4 小结 |
| 第六章 系统方案功能实现及验证 |
| 6.1 FPGA控制AD9910 的软件实现 |
| 6.1.1 FPGA接口芯片介绍 |
| 6.1.2 FPGA与 AD9910 的连接 |
| 6.1.3 AD9910 寄存器的配置 |
| 6.1.4 FPGA对 AD9910 的控制写入 |
| 6.2 系统实物及测试图 |
| 6.3 小结 |
| 第七章 总结与展望 |
| 致谢 |
| 参考文献 |
（3）基于FPGA的DDS捷变频控制器的实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 频率合成技术概述 |
| 1.1.1 频率合成技术分类 |
| 1.1.2 国内外发展及现状 |
| 1.2 片上可编程系统在微波信号源系统中的应用概述 |
| 1.3 微波功率控制技术概述 |
| 1.4 本文主要工作及章节安排 |
| 第二章 频率合成及其控制技术的理论基础 |
| 2.1 频率合成技术基本原理 |
| 2.1.1 直接频率合成技术 |
| 2.1.2 间接频率合成技术 |
| 2.1.3 直接数字频率合成技术基本原理 |
| 2.1.4 频率合成方案介绍 |
| 2.2 捷变频技术主要技术指标 |
| 2.2.1 杂散 |
| 2.2.2 相位噪声 |
| 2.2.3 频率切换时间 |
| 2.2.4 功率平坦度 |
| 2.3 微波电平控制技术基本原理 |
| 2.3.1 直接功率电平控制电路 |
| 2.3.2 ALC电路结构 |
| 2.3.3 ALC电路中的关键器件 |
| 2.4 片上可编程技术介绍 |
| 2.4.1 可编程逻辑器件 |
| 2.4.2 FPGA设计方法 |
| 2.5 本章小结 |
| 第三章 捷变频源的方案设计 |
| 3.1 捷变频源预期指标 |
| 3.2 频率源总体方案设计 |
| 3.3 PLL参考源模块设计 |
| 3.3.1 器件选型 |
| 3.3.2 电路设计 |
| 3.4 DDS模块设计 |
| 3.4.1 DDS模块电路设计 |
| 3.4.1.1 关键器件选型和介绍 |
| 3.3.1.2 原理图设计和版图规划 |
| 3.4.2 DDS模块控制方案 |
| 3.4.2.1 可编程调制模式下频率捷变的实现 |
| 3.4.2.2 线性扫频和随机扫频的实现 |
| 3.5 ALC功率控制模块 |
| 3.5.1 器件选型 |
| 3.5.2 电路设计 |
| 3.5.3 控制部分 |
| 3.6 FPGA电路控制模块 |
| 3.7 电源系统 |
| 3.8 本章小结 |
| 第四章 捷变频源系统的实现和调试 |
| 4.1 基于FPGA的捷变频源的制作 |
| 4.2 PLL参考源模块测试与分析 |
| 4.3 DDS模块测试与分析 |
| 4.4 ALC功率控制模块测试及分析 |
| 4.5 问题总结 |
| 4.6 本章小结 |
| 第五章 总结与展望 |
| 5.1 论文总结 |
| 5.2 后期展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（4）基于FPGA的全数字锁相环的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 锁相环的发展背景以及国内外发展现状 |
| 1.2 锁相环的基本特性 |
| 1.3 全数字锁相环的研究及意义 |
| 1.4 本文主要工作 |
| 2 锁相环的原理 |
| 2.1 锁相环(PLL)原理 |
| 2.1.1 锁相环(PLL)的概述 |
| 2.1.2 锁相环(PLL)的基本原理与组成结构 |
| 2.1.3 鉴相器 |
| 2.1.4 环路滤波器 |
| 2.1.5 压控振荡器 |
| 2.1.6 锁相环的数学模型 |
| 2.2 锁相环中的重要概念和参数 |
| 2.2.1 锁相环的工作状态 |
| 2.2.2 锁相环的主要参数 |
| 2.3 全数字锁相环(ADPLL)基本原理 |
| 2.3.1 鉴相器 |
| 2.3.2 ÷K计数器 |
| 2.3.3 增/减(I/D)电路 |
| 2.3.4 环路动作过程 |
| 2.4 本章小结 |
| 3 全数字锁相环的设计 |
| 3.1 Verilog HDL硬件语言简介 |
| 3.2 Verilog HDL设计工具 |
| 3.2.1 ModelSim简介 |
| 3.2.2 Xilinx ISE简介 |
| 3.3 主模块 |
| 3.3.1 鉴相器模块 |
| 3.3.2 自动变模控制模块 |
| 3.3.3 ÷K计数器模块 |
| 3.3.4 增减(I/D)电路模块 |
| 3.3.5 ÷N计数器模块 |
| 3.4 全数字锁相环的仿真结果与结果分析 |
| 3.4.1 顶层全局设计 |
| 3.4.2 全数字锁相环的仿真结果 |
| 3.5 本章小结 |
| 4 FPGA验证与实现 |
| 4.1 FPGA简介 |
| 4.2 FPGA实验板简介 |
| 4.3 测试结果 |
| 4.4 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
（5）高精度自动变模控制全数字锁相环研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 插图索引 |
| 附表索引 |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.3 本文的研究目的与意义 |
| 1.4 本文主要内容与结构 |
| 第2章 全数字锁相环的结构与工作原理 |
| 2.1 锁相环的原理分析 |
| 2.1.1 锁相环的工作过程分析 |
| 2.1.2 锁相环特性分析 |
| 2.2 锁相环的分类 |
| 2.2.1 模拟锁相环 |
| 2.2.2 数模混合锁相环 |
| 2.2.3 全数字锁相环 |
| 2.3 全数字锁相环与电荷泵锁相环比较 |
| 2.4 本章小结 |
| 第3章 全数字锁相环中各个模块的设计及仿真 |
| 3.1 全数字锁相环的主要模块 |
| 3.2 ModelSim简介 |
| 3.3 数字鉴相器的设计及仿真 |
| 3.4 K变模可逆数字滤波器的设计及仿真 |
| 3.5 数字控制振荡器的设计及仿真 |
| 3.6 分频器的设计及仿真 |
| 3.7 本章小结 |
| 第4章 整体电路设计与仿真 |
| 4.1 全数字锁相环的顶层全局设计 |
| 4.2 全数字锁相环的仿真结果 |
| 4.3 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
| 附录A |
（6）新型全数字静止无功补偿控制器的研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 选题的背景 |
| 1.1.1 无功补偿装置 |
| 1.1.2 可编程逻辑器件FPGA |
| 1.2 无功补偿装置的现状及问题 |
| 1.3 无功补偿控制器的现状及发展趋势 |
| 1.4 本文研究意义及主要工作 |
| 第2章 SVC静止无功补偿器 |
| 2.1 SVC静止无功补偿器 |
| 2.1.1 动态补偿基本原理 |
| 2.1.2 静止无功补偿器(SVC)的基本类型及结构 |
| 2.2 无功功率补偿控制器 |
| 2.2.1 控制器基本分类 |
| 2.2.2 动态无功补偿控制器控制流程 |
| 2.3 本章小结 |
| 第3章 全数字静止无功补偿控制器的设计 |
| 3.1 全数字静止无功补偿控制器总体设计方案 |
| 3.1.1 静止无功补偿器基本控制原理 |
| 3.1.2 静止无功补偿控制器设计方案 |
| 3.2 FPGA内部模块设计原理 |
| 3.2.1 同步信号模块 |
| 3.2.2 模糊PID控制模块 |
| 3.2.3 运算模块 |
| 3.2.4 脉冲形成模块 |
| 3.2.5 主控制器 |
| 3.3 外围电路设计 |
| 3.3.1 信号调理电路 |
| 3.3.2 ADC电路 |
| 3.3.3 过零检测电路 |
| 3.3.4 脉冲隔离放大电路 |
| 3.4 本章小结 |
| 第4章 全数字静止无功补偿控制器的实现 |
| 4.1 同步信号模块 |
| 4.1.1 数字鉴相器(DPD) |
| 4.1.2 数字环路滤波器(DLF) |
| 4.1.3 数控振荡器(DCO) |
| 4.1.4 除N计数器 |
| 4.1.5 全数字锁相环实现 |
| 4.2 模糊PID控制模块 |
| 4.3 运算模块 |
| 4.4 脉冲形成模块 |
| 4.5 主控制器 |
| 4.6 本章小结 |
| 第5章 仿真与实验 |
| 5.1 仿真结果分析 |
| 5.2 实验结果分析 |
| 5.3 本章小结 |
| 总结与展望 |
| 参考文献 |
| 致谢 |
| 附录A 攻读硕士学位期间所发表的学术论文目录 |
（7）基于FPGA技术的相位频率跟踪方法的研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 锁相技术的发展 |
| 1.2 国内外发展现况 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.2.3 数字锁相环发展与研究现状 |
| 1.3 课题研究的意义 |
| 1.4 本论文所研究的主要内容 |
| 第二章 数字锁相环的原理 |
| 2.1 模拟锁相环的基本原理 |
| 2.1.1 锁相环各部分结构与数学描述 |
| 2.1.2 锁相环的特点及应用 |
| 2.2 数字锁相环的基本原理 |
| 2.2.1 数字锁相环-鉴相器结构 |
| 2.2.2 数字锁相环-环路滤波器结构 |
| 2.2.3 数字锁相环-振荡器结构 |
| 2.3 本章小结 |
| 第三章 基于FPGA的数字锁相电路设计 |
| 3.1 系统工作原理 |
| 3.2 主电路设计 |
| 3.2.1 数字鉴相器的设计 |
| 3.2.2 数字环路滤波器的设计 |
| 3.2.3 数字振荡器的设计 |
| 3.2.4 分频器的设计 |
| 3.3 自动变模控制电路的设计 |
| 3.4 本章小结 |
| 第四章 基于VHDL的全数字锁相环的实现 |
| 4.1 VHDL介绍 |
| 4.2 VHDL设计工具 |
| 4.2.1 Quartus II简介 |
| 4.3 主电路模块 |
| 4.3.1 数字鉴相器模块 |
| 4.3.2 K变模可逆计数器模块 |
| 4.3.3 振荡器模块 |
| 4.3.4 分频器模块 |
| 4.3.5 计算K值模块 |
| 4.3.6 自动变模控制模块 |
| 4.4 本章小结 |
| 第五章 基于EP2C8Q208的数字锁相环的仿真与验证. |
| 5.1 Ateral公司的Cyelone Ⅱ EP2C8Q208芯片 |
| 5.1.1 PLL模块 |
| 5.2 全数字锁相环的顶层全局设计 |
| 5.3 全数字锁相环的仿真结果 |
| 5.4 FPGA试验结果 |
| 5.5 本章小结 |
| 第六章 结论 |
| 参考文献 |
| 致谢 |
| 研究成果及发表的学术论文 |
| 作者及导师简介 |
（8）基于高性能FPGA应用的DLL研究与设计实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 论文的背景 |
| 1.2 研究的意义 |
| 1.3 国内外研究现状 |
| 1.4 本文主要工作 |
| 1.5 本文的结构 |
| 1.6 设计方法简介 |
| 第二章 FPGA 的基本原理与基本构架 |
| 2.1 FPGA 简介 |
| 2.2 基于SRAM 技术的FPGA 的结构 |
| 2.2.1 可编程阵列 |
| 2.2.2 可配置逻辑模块 |
| 2.2.3 专用可配置存储器 |
| 2.2.4 输入输出模块 |
| 2.2.5 布线资源 |
| 2.2.6 时钟网络 |
| 2.3 小结 |
| 第三章 锁相环与延迟锁相环 |
| 3.1 PLL 的工作原理和基本结构 |
| 3.2 PLL 的各组成结构与数学模型 |
| 3.2.1 鉴相器 |
| 3.2.2 环路滤波器 |
| 3.2.3 压控振荡器 |
| 3.2.4 PLL 的数学模型 |
| 3.3 延迟锁相环原理 |
| 3.4 延迟锁相环的基本结构 |
| 3.5 小结 |
| 第四章 数字延迟锁相环设计 |
| 4.1 项目中的数字延迟锁相环 |
| 4.2 数字延迟锁相环的结构框图与原理 |
| 4.2.1 DLL 的工作原理与基本框图 |
| 4.2.2 全数字延迟锁相环的结构和工作原理 |
| 4.3 各功能模块电路的实现 |
| 4.3.1 鉴相器 |
| 4.3.2 可变延迟线 |
| 4.3.3 时钟移相器 |
| 4.3.4 输出选择器 |
| 4.3.5 控制电路设计 |
| 4.4 本论文中的低功耗设计——基于LDO 的可变延迟线 |
| 4.5 小结 |
| 第五章 DLL 在FPGA 系统中的仿真 |
| 5.1 采用的仿真方法 |
| 5.1.1 对鉴相器的仿真 |
| 5.1.2 对控制器部分的仿真 |
| 5.1.3 对可变延时模块的仿真 |
| 5.1.4 全数字延迟锁相环的仿真 |
| 5.2 FPGA 仿真平台的搭建 |
| 5.2.1 FPGA 仿真平台搭建原理 |
| 5.2.2 FPGA 的下载配置方式 |
| 5.2.3 基于SelectMap 下载模式的FPGA 仿真平台搭建 |
| 5.3 DLL 的功能仿真 |
| 5.4 小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录A |
（9）高速低抖动全数字锁相环的设计研究（论文提纲范文）
| 摘要 |
| Abstract |
| 致谢 |
| 目录 |
| 第一章 绪论 |
| 1.1 课题背景 |
| 1.2 研究现状与存在的问题 |
| 1.3 本文主要研究工作及贡献 |
| 1.4 本文的结构安排 |
| 第二章 锁相环的基本原理 |
| 2.1 电荷泵锁相环基本原理 |
| 2.1.1 基本模块 |
| 2.1.1.1 鉴频鉴相器 |
| 2.1.1.2 电荷泵 |
| 2.1.1.3 压控振荡器(VCO) |
| 2.1.1.4 分频器 |
| 2.1.1.5 环路滤波器 |
| 2.1.2 环路分析 |
| 2.1.2.1 开环分析 |
| 2.1.2.2 闭环分析 |
| 2.1.2.3 噪声传递函数 |
| 2.2 全数字锁相环基本原理 |
| 2.2.1 全数字锁相环的分类 |
| 2.2.1.1 过零型数字锁相环 |
| 2.2.1.2 触发器型数字锁相环路 |
| 2.2.1.3 导前滞后型数字锁相环 |
| 2.2.1.4 奈奎斯特速率采样型数字锁相环 |
| 2.2.2 全数字锁相环的部件 |
| 2.2.2.1 鉴频鉴相器 |
| 2.2.2.2 数字环路滤波器 |
| 2.2.2.3 数控振荡器 |
| 2.2.3 全数字锁相环的环路分析 |
| 第三章 数控振荡器 |
| 3.1 数控振荡器的架构 |
| 3.1.1 累加器型 |
| 3.1.2 可控分频式 |
| 3.1.3 加减脉冲式 |
| 3.1.4 除N计数器式 |
| 3.2 基于小数分频锁相环的数控振荡器 |
| 3.2.1 小数分频锁相环的基本原理 |
| 3.2.2 Σ-Δ调制器 |
| 3.2.2.1 一阶调制器 |
| 3.2.2.2 三阶MASH调制器 |
| 3.2.3 小数分频锁相环的设计考虑事项 |
| 3.2.3.1 环路滤波器 |
| 3.2.3.2 小数杂散 |
| 3.2.3.3 鉴相器以及电荷泵非线性 |
| 3.2.4 小数分频锁相环作为数控振荡器 |
| 第四章 全数字锁相环的仿真与测试 |
| 4.1 全数字锁相环的实现 |
| 4.1.1 鉴频鉴相器的实现 |
| 4.1.2 数字环路滤波器的实现 |
| 4.1.3 数控振荡器的实现 |
| 4.1.4 反馈分频器的实现 |
| 4.2 全数字锁相环的仿真 |
| 4.3 测试结果 |
| 4.4 性能对比 |
| 第五章 总结与展望 |
| 参考文献 |
| 攻读硕士学位期间所发表文章 |
| 附录A:数字环路滤波的verilog RTL代码 |
| 附录B:sigma—delta的verilog RTL代码 |
（10）基于FPGA的QPSK调制解调器的设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题背景 |
| 1.2 国内外研究状况及趋势 |
| 1.2.1 软件无线电的发展状况 |
| 1.2.2 数字调制解调技术的发展现状 |
| 1.2.3 FPGA的发展概况 |
| 1.3 本文主要研究内容与结构安排 |
| 第2章 QPSK系统的基本理论 |
| 2.1 QPSK调制原理 |
| 2.1.1 数控振荡器的原理 |
| 2.1.2 成形滤波器的原理 |
| 2.2 解调原理 |
| 2.2.1 载波同步原理 |
| 2.2.2 位同步原理 |
| 2.3 本章小结 |
| 第3章 QPSK解调器的锁相环噪声性能分析 |
| 3.1 锁相环的基本原理 |
| 3.1.1 锁相环的基本组成 |
| 3.1.2 锁相环路的基本方程 |
| 3.2 环路的跟踪性能分析 |
| 3.2.1 环路方程的线性化 |
| 3.2.2 环路的传递函数 |
| 3.3 锁相环的噪声性能分析 |
| 3.4 本章小结 |
| 第4章 QPSK系统模块的FPGA设计与仿真 |
| 4.1 FPGA的设计流程 |
| 4.2 调制模块的FPGA设计与仿真 |
| 4.2.1 NCO模块 |
| 4.2.2 成形滤波器模块 |
| 4.2.3 调制模块其它部分的设计与仿真 |
| 4.3 解调模块的FPGA设计与仿真 |
| 4.3.1 载波同步模块的设计与仿真 |
| 4.3.2 位同步全数字锁相环模块的设计与仿真 |
| 4.4 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
四、一种用可编程逻辑器件实现的全数字锁相环路（论文参考文献）
- [1]MEMS陀螺仪驱动算法研究与应用[D]. 张梦豪. 西安建筑科技大学, 2021(01)
- [2]基于FPGA控制的低相噪捷变频率源设计[D]. 段小莉. 电子科技大学, 2019(04)
- [3]基于FPGA的DDS捷变频控制器的实现[D]. 王家敏. 电子科技大学, 2019(01)
- [4]基于FPGA的全数字锁相环的设计与实现[D]. 帅旗. 大连理工大学, 2013(09)
- [5]高精度自动变模控制全数字锁相环研究与设计[D]. 刘文. 湖南大学, 2010(03)
- [6]新型全数字静止无功补偿控制器的研究[D]. 郭斌. 湖南大学, 2010(04)
- [7]基于FPGA技术的相位频率跟踪方法的研究[D]. 周群. 北京化工大学, 2009(07)
- [8]基于高性能FPGA应用的DLL研究与设计实现[D]. 黄翔. 西安电子科技大学, 2009(01)
- [9]高速低抖动全数字锁相环的设计研究[D]. 汪诚. 合肥工业大学, 2008(11)
- [10]基于FPGA的QPSK调制解调器的设计[D]. 费义伟. 哈尔滨工业大学, 2007(02)